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1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
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SSTE32882HLB
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SSTE32882HLB
1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE
Capacitance Values
Symbol
Parameter
Conditions
Min
Typ
Max
Unit
CI
Input capacitance, Data inputs
see footnote1
1 This parameter is not subject to production test. It is verified by design and characterization. Input capacitance is measured according
to JEP147 ("PROCEDURE FOR MEASURING INPUT CAPACITANCE USING A VECTOR NETWORK ANALYZER (VNA)")
with VDD, VSS, AVDD, AVSS, PVDD, PVSS, VREF applied and all other pins (except the pin under test) floating. Input capacitance
are measured with the device default settings when MIRROR=Low.
1.5
-
2.5
pF
Input capacitance, CK, CK, FBIN,
FBIN
see footnote1
2-
3
pF
Input capacitance, CK, CK, FBIN,
FBIN
(1.35 V operation)
see footnote1
1.5
-
2.5
pF
CO
Output capacitance, Re-driven and
Clock Outputs
QxA0..QxA15, QxBA0..QxBA2, QxCS0/1,
QxCKE0/1, QxODT0/1, QxRAS, QxCAS,
QxWE, Y0, Y0.. Y3, Y3
1-
2
pF
CI
Delta capacitance over all inputs
--
0.5
pF
CIR
Input capacitance, RESET, MIRROR,
QCSEN
VI =VDD or GND; VDD = 1.5 V
--
3
pF
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